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芯片|苹果芯片“拼装”的秘方，在专利里找到了( 二 )

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（Y. H. Chen et al. 2020）
封装从2D（二维）逐渐发展到2.5D和3D 。 集成电路从扩大面积和立体发展两条路来提升整体性能 。图5：封装从2D（二维）逐渐发展到2.5D和3D
（Kuo-Chung Yee et al. 2020）
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从苹果台积电专利论文
解析UltraFusion架构
从M1 Ultra发布的UltraFusion图示 ， 以及苹果及其代工厂（台积电）的公开专利和论文来看 ， UltraFusion应是基于台积电第五代CoWoS Chiplet技术的互连架构 。图6：苹果公司Chiplet专利与M1 Ultra
（参考专利US 20220013504A1）
Chip-on-Wafer-on-Substrate with Si interposer（CoWoS-S）是一种基于TSV的多芯片集成技术 ， 被广泛应用于高性能计算（HPC）和人工智能（AI）加速器领域 。
随着CoWoS的进步 ， 可制造的中介层（Interposer）面积稳步增加 ， 从一个全掩模版尺寸（大约830mm2）到两个掩模版尺寸（大约1700mm2） 。 中介层的面积决定了最大的封装后的芯片的面积 。
第5代CoWoS-S（CoWoS-S5）达到了大至三个全光罩尺寸（~2500mm2）的水平 。 通过双路光刻拼接方法 ， 该技术的硅中介层可容纳1200mm2的多个逻辑芯粒和八个HBM（高带宽内存）堆栈 。 芯粒与硅中介层的采用面对面（Face to Face ， 互连层与互连层对接）的连接方式 。
图7：CoWoS技术所能承载的总芯片面积逐渐增大
（P. K. Huang 2021）
在UltraFusion技术中 ， 通过使用裸片缝合（Die Stitching）技术 ， 可将4个掩模版拼接来扩大中介层的面积 。 在这种方法中 ， 4个掩模被同时曝光 ， 并在单个芯片中生成四个缝合的“边缘” 。图8：UltraFusion架构互连技术
（单层与多层 ， 参考专利US 20220013504A1/US 20210217702A1）
根据苹果公司的专利显示 ， 在这一技术中 ， 片间互连可以是单层金属 ， 也可以是多层金属 。 （US 20220013504A1/US 20210217702A1）
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六大技术特别优化
UltraFusion不仅仅是简单的物理连接结构 。 在这一封装架构中 ， 有几项特别优化过的技术 。 （P. K. Huang 2021）
1）低RC互连
在UltraFusion中 ， 有新的低RC（电容x电阻=传输延迟）金属层 ， 以在毫米互连尺度上提供更好的片间信号完整性 。
与多芯片模块（MCM）等其他封装解决方案相比 ， UltraFusion的中介层在逻辑芯粒之间或逻辑芯粒和存储器堆栈之间提供密集且短的金属互连 。 片间完整性更好 ， 且能耗更低 ， 并能以更高的时钟速率运行 。 这种新的中介层互连方案将走线电阻和通孔电阻降低了50%以上 。
图9：跨中介层传输的互连功耗控制
（US 20210217702A1）
2）互连功耗控制
苹果的专利显示 ， UltraFusion使用了可关闭的缓冲器（Buffuer） ， 进行互连缓冲器的功耗控制 ， 有效降低暂停的互连线的能耗 。
3）优化TSV
高纵横比的硅通孔（TSV）是硅中介层技术另一个非常关键的部分 。 UltraFusion/CoWoS-S5重新设计了TSV ， 优化了传输特性 ， 以适合高速SerDes传输 。
4）集成在中介层的电容（iCAP）
UltraFusion在中介层集成了深沟槽电容器（iCap） ， 帮助提升芯片的电源完整性 。 集成在中介层的电容密度超过300nF/mm2 ， 帮助各芯粒和信号互连享有更稳定的供电 。
5）新的热界面材料
UltraFusion通过集成在CoWoS-S5中的新型非凝胶型热界面材料（TIM） ， 热导率>20W/K ， 覆盖率达到100% ， 为各个高算力芯粒提供更好的散热支持 ， 从而增强整体散热 。
图10：通过Die-Stitching提高良率并降低成本
（US 20220013504A1）
6）通过Die-Stitching技术有效提升封装良率降低成本
UltraFusion中 ， 仅将KGD（Known Good Die）进行键合 ， 这样避免了传统的WoW（Wafer on Wafer）或CoW（Chip on Wafer）中失效的芯粒被封装的问题 ， 进而提升封装后的良率 ， 降低了整体的平均成本 。 （坏的芯片越少 ， 在固定的流片和研发费用前提下 ， 单芯片平均成本就越低）

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