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3纳米芯片，可能连苹果都玩不起( 二 )

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【3纳米芯片，可能连苹果都玩不起】

3纳米芯片，可能连苹果都玩不起

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65nm-5nm工艺开发费用，图片来源：Semi engineering
需要说明的是，如今各大厂商所说的5nm、3nm等概念，更多是厂商根据自身的参数定义的制程概念，这些数字本身除了表达工艺迭代之外 ， 没有什么真正的参考意义 。比如同为5nm工艺制程，台积电5nm芯片每平方毫米的晶体管数量为1.71亿个，三星5nm芯片每平方毫米的晶体管数量1.27亿个，两者规格参数完全不同 。
一般情况下，芯片代工厂商需要在工艺节点下开发多个的工艺版本以满足客户在不同场景下的需求 ， 就目前台积电公布的信息来看，这家公司未来将至少开发包括N3B（基础版本）、N3E（低功耗）、N3P（性能增强版本）、N3S（密度增强版本）、N3X（超强性能版本）在内的五个工艺版本，除了N3B与N3E ， 其他版本之间并没有直接迭代关系 。
不过，如果仅是价格上涨，下游厂商们可能也不会打退堂鼓 ， 真正的问题在于，摩尔定律在这一代芯片上已经开始放缓，甚至出现了失效的迹象 。性能没有翻倍 ， 成本却指数级递增 。
所谓摩尔定律，即“每隔18个月，同样面积内晶体管数量翻倍 ， 但是价格不变”，这条定律虽然是戈登·摩尔的经验之谈，但在过去50余年的时间里已在半导体行业中得到广泛验证 。
这条定律可以反映出两个结论 ， 首先是每隔18个月，单位面积内晶体数量翻倍，这意味着性能也翻倍了 。其次价格不变，等同于同样价格买到晶体管数量也翻倍了，这意味着单个晶体管成本降低了一半 。
而目前3nm制程的芯片既没有让性能实现翻倍，也没有让单个晶体管的成本下降 。
根据行业媒体Semianalysis的测算，相较于台积电5nm制程工艺 ， 目前3nm测试芯片在晶体管密度上提高56%，成本增加了约40% 。换算下来，3nm制程工艺芯片的单个晶体管的成本降低约11%，“这几乎是 50 多年来主要工艺技术的最弱扩展” 。
这对于芯片设计公司是无论如何都无法接受的，尽管先进制程的利润丰厚，但投入和风险也更大 。尤其是在消费电子市场疲软的大背景下，芯片厂商大概率不会冒险增加成本去推动芯片制程的升级，未来行业内“挤牙膏”式的产品迭代或将成为常态 。
Chiplet会是未来吗？
在半个月前的年度 IEEE 国际电子器件会议 (IEDM)上，台积电展示了有关3nm 工艺节点的许多细节 。
台积电在IEDM上发表的论文上称，采用N3和N5工艺的SRAM位单元大小为0.0199μm2和0.021μm2，仅缩小了约5%，而N3E工艺更糟糕，基本维持在0.021μm2，这意味着相比N5工艺几乎没有缩减 。
这说明台积电目前遇到的严峻问题是，SRAM位单元的体积根本无法再继续缩减了 。
也就是说，在同样晶体管数量下，随着逻辑晶体管单位的缩小 ， 实际上SRAM单元要占用更多的面积，这也很好地解释了3nm工艺性能提升不不明显的原因 。
当然，这个问题并不是没有方案，比如可以使用Chiplet设计 。
Chiplet又称“小芯片”或“芯粒”技术，将原本需要一颗大芯片完成的功能，切分到一个个面积比较小的芯粒上，然后将这些具有特定功能的芯粒，通过某种互连技术连接起来，再封装成为一个系统芯片 。最初，Chiple是AMD、英特尔、赛灵思等芯片巨头厂商，为了解决服务器领域大算力芯片光照掩膜尺寸瓶颈的问题，选择的一项技术 。
最早提出这个概念的，是曾经Marvell的CEO周秀文 ， 当时的Marvell有很多客户，其中有很多共同的技术，周秀文想到，与其在每个芯片上放一个模块 ， 不如把共用的IP变成一个个的小芯片，哪个客户需要，就拿过来拼在一起 。这样就很好解决了IP重复使用的问题 。彼时，这个概念叫做MoChi 。

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